49 lines
1.4 KiB
YAML
49 lines
1.4 KiB
YAML
site_name: FPGA 설계 (RCO ALTERA FPGA IV KIT)
|
|
|
|
theme:
|
|
name: material
|
|
|
|
|
|
nav:
|
|
- 시작하기: index.md
|
|
|
|
- 기초실습:
|
|
- 1.LEDONOFF: 기초실습/1.LEDONOFF.md
|
|
- 2.IN_OUT: 기초실습/2.IN_OUT.md
|
|
- 3.CLK: 기초실습/3.CLK.md
|
|
- 4.7SEG: 기초실습/4.7SEG.md
|
|
- 5.KEY_7SEG: 기초실습/5.KEY_7SEG.md
|
|
- 6.CLK_7SEG: 기초실습/6.CLK_7SEG.md
|
|
- 7.MODE_SW: 기초실습/7.MODE_SW.md
|
|
|
|
|
|
- 마이컴설계:
|
|
- 1.마이컴제작: 소형마이컴/1.마이컴제작.md
|
|
- 2.명령어구성: 소형마이컴/2.cmd_set.md
|
|
- 3.어셈블러작성: 소형마이컴/3.어셈블러작성.md
|
|
- 4.컴파일러작성: 소형마이컴/4.컴파일러작성.md
|
|
- 5.다운로더작성: 소형마이컴/5.다운로더작성.md
|
|
- 6.FPGA제작: 소형마이컴/6.FPGA제작.md
|
|
- 7.프로그램실습: 소형마이컴/7.프로그램실습.md
|
|
|
|
|
|
- MATLAB/SIMULINK:
|
|
- 1.FPGA모델기반설계: simulink/1.모델기반설계.md
|
|
- 2.기능정의: simulink/2.기능정의.md
|
|
- 3.시뮬링크작성: simulink/3.시뮬링크작성.md
|
|
- 4.VHDL코드생성: simulink/4.VHDL코드.md
|
|
|
|
|
|
|
|
markdown_extensions:
|
|
- pymdownx.arithmatex:
|
|
generic: true
|
|
|
|
extra_javascript:
|
|
- js/mathjax.js
|
|
- https://cdn.jsdelivr.net/npm/mathjax@3/es5/tex-mml-chtml.js
|
|
|
|
|
|
extra_css:
|
|
- stylesheets/extra.css
|
|
|